componente final;
shiftersright_stage4 componente é
Porto (in35: em std_logic_vector (7 downto 0);
stage4right: em std_logic;
out20: out std_logic_vector (7 downto 0));
componente
end;
começar
shiftright0: mapa porto shiftersright_stage1 (D, E
(0), signa15);
shiftright1: mapa porto shiftersright_stage2 (signa15 , E
(1), signa16);
shiftright2: mapa porto shiftersright_stage4 (signa16, E
(2), zact);
outright
zeroact
quando zact = "00000000 "
else '0';
terminar estrutural;