Eletrônica e Comunicação peças com função
Este programas são exemplos de boas e nenhum erro, e com um programa em execução correta e ter um saídas de confiança.
--- shifter-esquerda ---
library IEEE;
usar IEEE.STD_LOGIC_1164.ALL;
usar IEEE.STD_LOGIC_ARITH.ALL;
usar IEEE. STD_LOGIC_UNSIGNED.
ALL;
entidade shiftleft_8 é
Port (A, B: em std_logic_vector (7 downto 0);
outleft: out std_logic_vector (7 downto 0);
zeroact: out std_logic);
shiftleft_8 final;
arquitetura estrutural de shiftleft_8 é
signa6 sinal, signa7, zact: std_logic_vector (7 virou 0) ;
shifter_stage1 componente é
Porto (IN25: em std_logic_vector (7 downto 0);
stage1: em std_logic;
out10: out std_logic_vector ( 7 downto 0));
componente final;
shifters_stage2 componente é
Port (in27: em std_logic_vector (7 downto 0);
stage2: em std_logic;
out12: out std_logic_vector (7 downto 0));
componente final;
shifters_stage4 componente é
Porto (in29: em std_logic_vector (7 virou 0);
Stage4: em std_logic;
out14: out std_logic_vector (7 downto 0));
componente final;
começar
shiftleft0: mapa porto shifter_stage1 (A, B
(0), signa6);
shiftleft1: mapa porto shifters_stage2 (signa6, B
(1), signa7);
shiftleft2: mapa porto shifters_stage4 (signa7, B
(2), zact);
outleft
zeroact
quando zact = "00000000"
else '0';
end estrutural;
--- --- shifter-direito
library IEEE;
usar IEEE.
STD_LOGIC_1164.ALL;
uso IEEE.STD_LOGIC_ARITH.ALL;
usar IEEE.STD_LOGIC_UNSIGNED.ALL;
entidade shiftright_8 é
Port (D, E: em std_logic_vector (7 downto 0);
outright: out std_logic_vector (7 downto 0);
zeroact: out std_logic);
shiftright_8 final;
arquitetura estrutural de shiftright_8 é
< p> signa15 sinal, signa16, zact: std_logic_vector (7 downto 0);
shiftersright_stage1 componente é
Porto (in31: em std_logic_vector (7 downto 0);
stage1right : em std_logic;
out16: out std_logic_vector (7 downto 0));
componente final;
componente shiftersright_stage2 é
Porto (in33: em std_logic_vector (7 downto 0);
stage2right: em std_logic;
out18: out std_logic_v